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Crashkurs PLL

Grundlagen: PLL-Synthesizer / PLL-Oszillator / PLL-Design


Die PLL-Frequenzteiler

Die Frequenzteiler teilen eine Eingangsfrequenz durch einen bestimmten Faktor auf eine Ausgangsfrequenz. Genaugenommen sind diese Frequenzteiler nur Rückwärtszähler die mit einem Anfangswert geladen, und anschließend mit jedem Eingangstaktimpuls um eins verringert (dekrementiert) werden. Bei Null angekommen, wird dann ein Taktimpuls ausgegeben und der Zähler wieder mit dem Anfangswert geladen.
Nun beginnt das Spiel (ich nenne es Teilerzyklus) von vorn.

Ein Beispiel:
Nehmen wir an der Zähler soll durch 10 teilen, so wird der Zähler anfangs mit dem Wert 10 geladen. Nach 10 Eingangsimpulsen ist er bei Null angekommen und gibt einen Ausgangsimpuls ab. Gleichzeitig wird der Zähler wieder mit dem Wert 10 geladen. Nach weiteren 10 Eingangsimpulsen gibt es einen weiteren Ausgangsimpuls usw.. Also immer nach 10 Eingangsimpulsen gibt es einen Ausgangsimpuls.
Wie man sieht, teilt der Zähler so durch 10.

Es gibt folgende Frequenzteiler in einem PLL-Synthesizer:

Bild 4: Prinzip eines PLL-Oszillators mit Vorteiler (phase locked loop)

PLL-Synthesizer mit Vorteiler

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